抗量子密碼芯片 — 跨數學難題的動態重構架構設計

第1章 緒論
1.1 抗量子攻擊密碼概述
1.1.1 抗量子密碼的產生背景
1.1.2 抗量子密碼算法的標準化現狀
1.1.3 抗量子密碼遷移的緊迫性
1.2 標準化過程中的抗量子密碼硬件加速技術
1.2.1 指令驅動的通用處理器實現
1.2.2 可編程邏輯器件FPGA
1.3 抗量子密碼芯片的需求與挑戰
參考文獻
第2章 抗量子密碼算法
2.1 基於格的抗量子密碼算法
2.1.1 密碼算法介紹
2.1.2 算法計算特性分析
2.2 基於編碼的抗量子密碼算法
2.2.1 密碼算法介紹
2.2.2 算法計算特性分析
2.3 基於哈希的抗量子密碼算法
2.3.1 “SPHINCS+”算法
2.3.2 算法計算特性分析
2.4 其他抗量子密碼算法
2.4.1 基於超奇異同源的抗量子密碼算法及特性分析
2.4.2 基於多變量的抗量子密碼算法及特性分析
2.5 密碼核心功能的高效實現算法
2.5.1 高效乘Karatsuba算法
2.5.2 高效乘TOOM-COOK算法
2.5.3 高效乘NTT算法
2.5.4 擴展歐幾裏得求逆算法
參考文獻
第3章 抗量子密碼芯片架構
3.1 抗量子密碼芯片設計空間
3.2 基於指令集擴展的抗量子密碼芯片架構
3.2.1 MIT Sapphire
3.2.2 TUM RISQ-V
3.3 面向特定算法的全 硬件加速架構
3.3.1 面向基於格的密碼算法的全 硬件設計
3.3.2 面向基於編碼的密碼算法的全 硬件設計
3.3.3 面向基於哈希算法的全 硬件設計
3.4 粗粒度可重構抗量子密碼芯片架構
3.4.1 可重構抗量子密碼芯片RePQC
3.4.2 可重構抗量子密碼芯片QPu
參考文獻
第4章 芯片數據通路
4.1 公鑰密碼芯片的數據通路
4.1.1 經典公鑰密碼數據通路
4.1.2 抗量子公鑰密碼數據通路
4.2 算術/邏輯計算單元
4.2.1 基於NTT的多項式計算
4.2.2 基於Karatsuba的多項式計算
4.2.3 其他任務級模塊
4.2.4 存儲映射方式
4.3 數據採樣與對齊模塊
4.3.1 均勻分佈和拒 採樣模塊
4.3.2 離散高斯分佈和離散高斯採樣模塊
4.3.3 二項分佈和二項採樣模塊
4.3.4 隨機前綴和恆定時間排序模塊
4.3.5 Fisher-Yates算法及其模塊
4.3.6 對齊模塊
參考文獻
第5章 芯片編譯映射系統
5.1 通用編譯技術
5.2 開源編譯器框架LLVM
5.2.1 基於LLVM編譯器的 設計架構
5.2.2 LLVM IR概述
5.2.3 LLVM後端
5.2.4 LLVM工作流程總結
5.3 面向密碼應用的編譯技術
5.3.1 構建領域 加速的自動化編譯器
5.3.2 伽羅瓦域加速處理器的混合編譯
5.3.3 面向粗粒度CGRA的動態編譯器
5.4 抗量子密碼芯片的編譯框架
5.4.1 任務算子層面
5.4.2 密碼算法層面
5.4.3 領域 的硬件模塊層面
5.5 抗量子密碼芯片的編譯框架實現
5.5.1 用戶語言設置
5.5.2 編譯、任務調度
5.5.3 地址映射
5.5.4 LLVM實現
5.5.5 工作展望
5.6 本章總結
參考文獻
第6章 芯片物理安全設計
6.1 抗量子密碼芯片的物理安全威脅
6.1.1 側通道攻擊與故障註入攻擊
6.1.2 對密鑰封裝機制的側通道攻擊
6.1.3 對密鑰封裝機制的故障註入攻擊
6.1.4 對數字簽名的側通道攻擊
6.1.5 對數字簽名的故障註入攻擊
6.2 抗量子密碼芯片的物理安全防護設計
6.2.1 側通道攻擊經典防護方法
6.2.2 故障註入攻擊經典防護方法
6.2.3 抗量子密碼的物理安全防護挑戰
6.2.4 基於動態重構的物理安全防護機制
參考文獻
第7章 未來趨勢展望
7.1 抗量子密碼算法的演進和趨勢
7.1.1 抗量子密碼算法演進
7.1.2 抗量子密碼算法發展趨勢
7.1.3 抗量子密碼的應用
7.2 抗量子密碼芯片的發展趨勢
7.2.1 可遷移抗量子密碼芯片
7.2.2 高能效抗量子密碼芯片設計
7.2.3 面向物理安全的密碼芯片設計
參考文獻
後記