EDA 原理及 Verilog HDL 實現 — 從晶體管、門電路到高雲 FPGA 的數字系統設計

目錄

第1章數字邏輯基礎

（視頻講解： 423分鐘，16集）

1.1開關系統

1.1.10和1的概念

1.1.2開關系統的優勢

1.1.3晶體管作為開關

1.1.4半導體物理器件

1.1.5半導體邏輯電路

1.1.6邏輯門與邏輯關系描述

1.1.7邏輯電路符號描述

1.2TTL和CMOS邏輯門傳輸特性分析

1.2.1SPICE電路模擬工具

1.2.2TTL邏輯門傳輸特性參數

1.2.3TTL邏輯電平傳輸特性分析

1.2.4TTL延遲傳輸特性分析

1.2.5CMOS邏輯門傳輸特性參數

1.2.6CMOS邏輯電平傳輸特性分析

1.2.7CMOS延遲傳輸特性分析

1.3邏輯代數理論

1.3.1邏輯代數中的運算關系

1.3.2邏輯函數表達式

1.4邏輯表達式的化簡

1.4.1使用運算律化簡邏輯表達式

1.4.2使用卡諾圖化簡邏輯表達式

1.4.3不完全指定邏輯功能的化簡

1.5毛刺產生及消除

1.6數字碼製表示和轉換

1.6.1碼制和數字表示

1.6.2二進制數轉換為八/十六進制數

1.6.3十進制數轉換為二進制數

 

第2章邏輯電路基礎

（視頻講解： 319分鐘，12集）

2.1組合邏輯電路

2.1.1編碼器

2.1.2解碼器

2.1.3碼轉換器

2.1.4數據選擇器

2.1.5數據比較器

2.1.6加法器

2.1.7減法器

2.1.8加法器/減法器

2.1.9乘法器

2.2時序邏輯電路

2.2.1時序邏輯電路特點

2.2.2基本SR鎖存器

2.2.3同步SR鎖存器

2.2.4D鎖存器

2.2.5D觸發器

2.2.6普通寄存器

2.2.7移位寄存器

2.3有限自動狀態機

2.3.1有限自動狀態機原理

2.3.2狀態圖表示及實現

2.3.3三位計數器

2.4存儲器的原理

2.4.1靜態隨機訪問存儲器的原理

2.4.2動態隨機訪問存儲器的原理

2.4.3Flash存儲器的原理

 

第3章可編程邏輯器件工藝和結構

（視頻講解： 139分鐘，7集）

3.1可編程邏輯器件的發展歷史

3.2可編程邏輯器件典型工藝

3.3簡單可編程邏輯器件結構

3.3.1PROM原理及結構

3.3.2PAL原理及結構

3.3.3PLA原理及結構

3.4CPLD原理及結構

3.4.1功能塊

3.4.2宏單元

3.4.3快速連接矩陣

3.4.4輸入/輸出塊

3.5FPGA原理及結構

3.5.1FPGA的基本原理

3.5.2高雲FPGA的結構

3.5.3可配置單元

3.5.4塊靜態隨機訪問存儲器

3.5.5時鐘資源

3.5.6輸入/輸出塊

3.5.7數字信號處理模塊

3.6高雲FPGA產品類型和功能

3.6.1小蜜蜂家族FPGA產品

3.6.2晨熙家族FPGA產品

3.6.3Arora V家族FPGA產品

 

第4章高雲雲源軟件的下載、安裝和設計流程

（視頻講解： 219分鐘，8集）

4.1高雲雲源軟件的下載

4.2高雲雲源軟件的安裝

4.3高雲雲源軟件的授權

4.4模擬庫的安裝

4.4.1功能模擬庫的安裝

4.4.2時序模擬庫的安裝

4.5FPGA的設計流程

4.5.1建立新的設計工程

4.5.2創建新的設計文件

4.5.3查看RTL網表

4.5.4RTL的功能模擬

4.5.5設計綜合

4.5.6綜合後的功能模擬

4.5.7添加約束文件

4.5.8佈局和布線

4.5.9佈局和布線後模擬

4.5.10下載比特流

4.5.11編程內部Flash存儲器

 

第5章Verilog HDL基礎內容

（視頻講解： 672分鐘，29集）

5.1Verilog HDL程序結構

5.1.1模塊聲明

5.1.2模塊埠定義

5.1.3邏輯功能定義

5.1.4設計實例一： Verilog HDL結構框架的設計與實現

5.2Verilog HDL要素

5.2.1註釋

5.2.2間隔符

5.2.3標識符

5.2.4關鍵字

5.2.5系統任務和函數

5.2.6編譯器命令

5.2.7運算符

5.2.8數字

5.2.9字符串

5.2.10屬性

5.2.11設計實例二： 有符號加法器的設計與驗證

5.3Verilog HDL數據類型

5.3.1值的集合

5.3.2網絡和變量

5.3.3向量

5.3.4強度

5.3.5隱含聲明

5.3.6網絡類型

5.3.7reg類型

5.3.8整數、實數、時間和實時時間

5.3.9數組

5.3.10參數

5.3.11Verilog HDL名字空間

5.3.12設計實例三： 可變寬度乘法器的設計和實現

5.4Verilog HDL表達式

5.4.1操作符

5.4.2操作數

5.4.3延遲表達式

5.4.4表達式的位寬

5.4.5有符號表達式

5.4.6分配和截斷

5.5Verilog HDL分配

5.5.1連續分配

5.5.2過程分配

5.6Verilog HDL門級描述

5.6.1門聲明

5.6.2邏輯門

5.6.3輸出門

5.6.4三態門

5.6.5上拉和下拉源

5.7Verilog HDL行為建模語句

5.7.1行為模型概述

5.7.2過程語句

5.7.3過程連續分配

5.7.4條件語句

5.7.5case語句

5.7.6循環語句

5.7.7過程時序控制

5.7.8塊語句

5.7.9結構化的過程

5.7.10設計實例四： 同步和異步復位D觸發器的設計與實現

5.7.11設計實例五： 軟件算法的硬件實現與驗證

5.8Verilog HDL任務和函數

5.8.1任務和函數的區別

5.8.2任務和任務使能

5.8.3禁止命名的塊和任務

5.8.4函數和函數調用

5.9Verilog HDL層次化結構

5.9.1模塊例化

5.9.2覆蓋模塊參數值

5.9.3埠

5.9.4生成結構

5.9.5層次化的名字

5.9.6向上名字引用

5.9.7範圍規則

5.9.8設計實例六： N位串行進位加法器的設計與實現

5.10系統任務和函數

5.10.1顯示系統任務

5.10.2文件輸入/輸出系統任務和函數

5.10.3時間標度系統任務

5.10.4模擬控制任務

5.10.5隨機分析任務

5.10.6模擬時間函數

5.10.7轉換函數

5.10.8概率分佈函數

5.10.9命令行輸入

5.10.10數學函數

5.10.11設計實例七： 只讀存儲器初始化和讀操作的實現

5.11Verilog HDL編譯器命令

5.11.1`celldefine和`endcelldefine

5.11.2`default_nettype

5.11.3`define和`undef

5.11.4`ifdef、`else、`elsif、`endif和`ifndef

5.11.5`include

5.11.6`resetall

5.11.7`line

5.11.8`timescale

5.11.9`unconnected_drive和`nounconnected_drive

5.11.10`pragma

5.11.11`begin_keywords和`end_keyword

 

第6章基本數字邏輯單元Verilog HDL描述

（視頻講解： 198分鐘，9集）

6.1組合邏輯電路的Verilog HDL描述

6.1.1編碼器的Verilog HDL描述

6.1.2解碼器的Verilog HDL描述

6.1.3多路選擇器的Verilog HDL描述

6.1.4數字比較器的Verilog HDL描述

6.1.5總線緩沖器的Verilog HDL描述

6.1.6算術邏輯單元的Verilog HDL描述

6.2時序邏輯電路的Verilog HDL描述

6.2.1計數器的Verilog HDL描述

6.2.2移位寄存器的Verilog HDL描述

6.2.3脈沖寬度調制器的Verilog HDL描述

6.3有限狀態機的Verilog HDL描述

6.3.1FSM設計原理

6.3.2FSM的應用——序列檢測器的實現

6.3.3FSM的應用——交通燈的實現

6.4算法狀態機Verilog HDL描述

6.4.1算法狀態機原理

6.4.2ASM到Verilog HDL的轉換

 

第7章復雜數字系統設計

（視頻講解： 230分鐘，9集）

7.1設計實例一： 呼吸流水燈的設計與實現

7.1.1時鐘和復位電路的原理

7.1.2創建工程並添加文件

7.2設計實例二： 可調數字鐘的設計與實現

7.2.1七段數碼管驅動原理

7.2.2按鍵驅動原理

7.2.3創建工程並添加文件

7.3設計實例三：  異步串行通信的設計與實現

7.3.1異步串行通信的原理

7.3.2藍牙模塊接口電路

7.3.3創建工程並添加文件

7.3.4藍牙調試助手工具

7.4設計實例四： 圖片動態顯示的設計與實現

7.4.1顯示器結構和時序

7.4.2顯示器接口電路

7.4.3讀取圖片像素信息

7.4.4創建工程並添加文件

7.5設計實例五： 信號發生器的設計與實現

7.5.1數模轉換器工作原理

7.5.2函數信號實現原理

7.5.3創建工程並添加文件