高性能集成電路SoC設計 ——片上網絡和Chiplet關鍵技術

李偉 馮寅瀟 陳欣民 李東聲 徐鵬

高性能集成電路SoC設計 ——片上網絡和Chiplet關鍵技術
  • 出版商: 機械工業
  • 出版日期: 2026-05-01
  • 售價: $834
  • 語言: 簡體中文
  • 頁數: 347
  • ISBN: 7111806026
  • ISBN-13: 9787111806028
  • 相關分類: Computer-architecture

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商品描述

"《高性能集成電路SoC設計 ——片上網絡和Chiplet關鍵技術》系統解析後摩爾時代集成電路，特別是高性能SoC芯片架構設計的核心方法與技術路徑。從高性能SoC設計的關鍵技術基礎出發，深入探討片上網絡（NoC）的性能分析、拓撲結構、路由算法、死鎖規避機制等，以及小芯片（Chiplet）的異構集成、先進封裝、互連模式與接口協議；進一步探討了NoC的接口協議、關鍵構件設計和安全與可靠性設計；結合Intel、AMD、ARM、NVIDIA 等商用高性能 SoC 芯片，深入分析了其片上網絡和小芯片的方案特點和架構“哲學”；最後展望了互連技術的融合與發展，探討了技術演進趨勢、融合挑戰、新應用驅動與未來技術展望。通過構建“架構-系統-設計”的完整知識體系，為高性能集成電路設計提供理論支撐和實踐啟發。
《高性能集成電路SoC設計 ——片上網絡和Chiplet關鍵技術》面向系統和芯片架構師、片上互連和小芯片的相關從業人員，可作為集成電路與計算機體系結構領域研究者的參考資料，亦適合高校相關專業的師生及普通愛好者閱讀，助力讀者掌握異構計算時代的關鍵技術脈絡，洞察集成電路自主創新的前沿趨勢。"
 

作者簡介

李東聲，處理器設計高級主任工程師，專註於高性能處理器微架構設計、性能分析優化與關鍵技術研究。交付多版本國產自研高性能處理器核架構/微架構設計，申請處理器IP發明專利十餘項。

目錄大綱

前言
第1章 高性能SoC關鍵技術基礎
1.1 高性能SoC設計基礎
1.1.1 SoC設計的發展歷史
1.1.2 高性能SoC架構設計
1.1.3 工藝節點的發展
1.2 片上網絡設計基礎
1.2.1 片上網絡的前世今生
1.2.2 片上網絡在系統互連中的地位
1.2.3 片上網絡的分層模型
1.2.4 片上網絡的分類和應用場景
1.3 Chiplet架構簡介
1.3.1 Chiplet架構發展歷史
1.3.2 Chiplet架構的定義與相關概念
第2章 片上網絡設計與系統設計
2.1 片上網絡與系統架構的關系
2.1.1 片上網絡的基本構件簡介
2.1.2 片上網絡對系統設計的深入影響
2.1.3 系統架構對片上網絡的功能需求
2.1.4 現代片上網絡的系統附加功能
2.2 片上網絡的性能分析與優化
2.2.1 性能分析與評價指標
2.2.2 性能分析的建模與評估工具
2.2.3 性能優化的技術與策略
2.3 片上網絡的路由器交換模式與服務優先級
2.3.1 路由器的交換模式
2.3.2 交換服務優先級（QoS）
2.4 片上網絡的消息傳遞機制
2.4.1 消息傳遞機制和同步機制
2.4.2 搶占機制及原子操作
2.5 片上網絡的死鎖和活鎖應對機制設計
2.5.1 死鎖問題
2.5.2 應對死鎖的策略
2.5.3 活鎖問題
2.5.4 應對活鎖的策略
第3章 片上網絡的接口協議
3.1 接口協議概述
3.1.1 定義接口協議的原因
3.1.2 接口協議的評價指標
3.2 接口協議的分類
3.2.1 一致性接口協議和非一致性接口協議
3.2.2 基於總線通道的接口協議和基於數據包的接口協議
3.3 常見的片上網絡協議
3.3.1 x86架構的FSB和QPI總線概述
3.3.2 ARM架構的AMBAAPB/AHB/AXI/CHI總線
3.3.3 常見高速I/O總線PCIe/CXL/Ethernet
3.3.4 常見低速I/O總線I2C/SPI/UART
第4章 片上網絡的關鍵構件設計
4.1 拓撲結構原理與設計
4.1.1 拓撲結構的特性
4.1.2 傳統的拓撲—Bus/Crossbar/Clos/Butterfly/FatTree/Dragonfly
4.1.3 環形拓撲（Ring）/網格形拓撲（Mesh）/圓環形拓撲（Torus）
4.1.4 3D拓撲舉例—三維網格拓撲
4.2 路由原理與設計
4.2.1 確定性路由設計
4.2.2 無狀態路由設計
4.2.3 自適應路由設計
4.2.4 路由算法的實現
4.3 流量控制原理與設計
4.3.1 資源、消息和Flit概述
4.3.2 無緩沖設計
4.3.3 帶緩沖的流控機制
4.3.4 蟲洞與虛擬通道
4.4 片上網絡的實現
4.4.1 網絡規模與擴展性的挑戰
4.4.2 通信負載模式與可控制性的挑戰
4.4.3 工作頻率與後端實現的挑戰
第5章 片上網絡的安全與可靠性設計
5.1 片上網絡的安全性設計
5.1.1 功能安全設計
5.1.2 可靠性設計
5.1.3 信息安全設計
5.2 片上網絡校驗和容錯機制簡介
5.2.1 校驗與糾正方法設計
5.2.2 奇偶校驗設計
5.2.3 容錯方法設計
5.3 片上網絡的加密算法設計簡介
5.3.1 NoC的對稱加密算法設計
5.3.2 NoC的非對稱加密算法設計
5.3.3 NoC的輕量級加密實現
5.4 設計實例分析
第6章 Chiplet架構與設計
6.1 Chiplet封裝技術介紹
6.1.1 2D封裝技術介紹
6.1.2 2.xD封裝技術介紹
6.1.3 晶圓級集成封裝技術介紹
6.1.4 2.5D封裝技術介紹
6.1.5 嵌入式互連橋封裝技術介紹
6.1.6 3D集成技術介紹
6.2 Chiplet架構設計
6.2.1 Chiplet集成設計與性能優勢
6.2.2 Chiplet模塊化設計與成本優勢
6.2.3 Chiplet覆用與異構
6.3 Chiplet互連網絡與傳統互連網絡的對比
6.3.1 Chiplet互連網絡與片上互連網絡的異同
6.3.2 Chiplet互連網絡與數據中心網絡的異同
6.3.3 Chiplet互連網絡仿真
第7章 Chiplet互連模式與接口標準
7.1 Chiplet互連模式與接口設計
7.1.1 Chiplet互連模式簡介
7.1.2 Chiplet接口設計
7.1.3 Chiplet接口的測試技術
7.1.4 Chiplet接口的修覆技術
7.2 Chiplet異構接口架構設計
7.2.1 統一接口架構面臨的挑戰
7.2.2 異構接口架構設計
7.2.3 異構接口微架構設計
7.2.4 異構接口調度設計
7.2.5 異構接口路由算法設計
7.2.6 異構接口性能評估
7.3 Chiplet互連接口標準實例
7.3.1 AdvancedInterfaceBus（AIB）介紹
7.3.2 OpenHighBandwidthInterface（OpenHBI）介紹
7.3.3 Bunch-of-Wires（BoW）介紹
7.3.4 SerDes介紹
7.3.5 UniversalChipletInterconnectExpress（UCIe）介紹
第8章 高性能SoC的互連技術實例介紹和深度解析
8.1 IntelCPU的NoC及Chiplet方案
8.1.1 IntelRing總線的演進
8.1.2 IntelMesh總線的演進
8.1.3 IntelChiplet總線的演進

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