數字邏輯原理與 FPGA 設計, 3/e

第1章緒論1
1.1數字時代1
1.1.1模擬信號1
1.1.2數字信號1
1.2數字系統2
1.2.1數字技術的優勢2
1.2.2數字邏輯電路3
1.2.3數字系統的組成4
1.2.4典型的數字系統———計算機4
1.2.5數字邏輯的內容及研究方法5
1.3數制及其轉換6
1.3.1數制6
1.3.2數制轉換7
1.4帶符號二進制數的代碼表示9
1.5編碼12
1.5.1BCD碼12
1.5.2格雷碼13
1.5.3奇偶校驗碼13
1.5.4ASCII碼14
1.6習題15

第2章邏輯代數基礎17
2.1邏輯代數的基本概念17
2.1.1邏輯變量及基本運算17
2.1.2邏輯表達式18
2.1.3邏輯代數的公理18
2.2邏輯函數21
2.2.1邏輯函數的定義21
2.2.2邏輯函數的表示法21
2.2.3複合邏輯23
2.3邏輯函數的標準形式25
數字邏輯原理與FPGA設計(第3版)
⚫
·2·
2.3.1最小項及最小項表達式25
2.3.2最大項及最大項表達式27
2.3.3邏輯函數表達式的轉換方法28
2.3.4邏輯函數的相等32
2.4邏輯代數的重要定理33
2.4.1重要定理33
2.4.2重要定理與最小項、最大項的關係35
2.5邏輯函數化簡36
2.5.1代數化簡法36
2.5.2卡諾圖化簡法37
2.5.3具有任意項的邏輯函數化簡42
2.6習題43

第3章組合邏輯電路45
3.1邏輯門電路的外特性45
3.1.1簡單邏輯門電路45
3.1.2複合邏輯門電路49
3.1.3邏輯門電路的主要外特性參數51
3.1.4正邏輯與負邏輯53
3.2組合邏輯電路分析54
3.2.1組合邏輯電路的基本特點54
3.2.2分析流程55
3.2.3常用組合邏輯電路分析舉例56
3.3組合邏輯電路設計64
3.4設計方法的靈活運用65
3.4.1邏輯代數法66
3.4.2利用無關項簡化設計67
3.4.3分析設計法69
3.5組合邏輯電路的險象70
3.5.1險象的產生與分類71
3.5.2險象的判斷與消除71
3.6常用組合邏輯電路設計74
3.6.18421碼加法器74
3.6.2七段譯碼器76
3.6.3多路選擇器與多路分配器78
3.7習題81

第4章時序邏輯電路分析85
4.1時序邏輯電路模型85
⚫目錄
·3·
4.2觸發器86
4.2.1基本RS觸發器87
4.2.2常用觸發器90
4.2.3各類觸發器的相互轉換95
4.2.4集成觸發器的主要特性參數97
4.3同步時序邏輯電路98
4.3.1同步時序邏輯電路描述99
4.3.2同步時序邏輯電路分析103
4.4異步時序邏輯電路107
4.5常用時序邏輯電路109
4.5.1寄存器109
4.5.2計數器113
4.5.3節拍發生器117
4.6習題118

第5章時序邏輯電路設計120
5.1同步時序邏輯電路設計的基本方法120
5.2建立原始狀態125
5.3狀態化簡127
5.3.1狀態化簡的基本原理127
5.3.2完全定義狀態化簡方法129
5.4狀態編碼131
5.4.1確定存儲狀態所需的觸發器個數132
5.4.2用相鄰編碼法實現狀態編碼132
5.5確定激勵函數及輸出方程133
5.5.1選定觸發器類型133
5.5.2求激勵函數及輸出函數133
5.5.3電路的“掛起”及恢復問題134
5.6時序邏輯設計舉例136
5.6.1序列檢測器設計136
5.6.2計數器設計138
5.6.3基於MSI器件實現任意模值計數器140
5.7習題144

第6章可編程邏輯器件147
6.1概述147
6.1.1可編程邏輯器件的發展歷程147
6.1.2可編程邏輯器件分類149
6.1.3可編程邏輯器件的結構150
數字邏輯原理與FPGA設計(第3版)
⚫
·4·
6.2簡單PLD原理151
6.2.1PLD中陣列的表示方法151
6.2.2PROM153
6.2.3PLA器件155
6.2.4PAL器件156
6.2.5GAL器件156
6.3CPLD158
6.3.1傳統CPLD的基本結構158
6.3.2最新CPLD的基本結構158
6.4FPGA159
6.4.1FPGA的基本結構160
6.4.2Altera公司CycloneⅣ系列器件的結構161
6.4.3最新FPGA的基本結構163
6.5習題163

第7章VerilogHDL設計基礎166
7.1硬件描述語言簡介166
7.1.1概述166
7.1.2HDL語言的特點166
7.1.3VerilogHDL語言與VHDL語言的比較167
7.2VerilogHDL程序的基本語法168
7.2.1VerilogHDL程序結構168
7.2.2VerilogHDL基本語法169
7.2.3VerilogHDL數據流建模176
7.2.4VerilogHDL行為建模177
7.2.5VerilogHDL結構建模179
7.2.6VerilogHDL層次化設計181
7.3VerilogHDL基本語句182
7.3.1選擇語句182
7.3.2重複語句184
7.3.3任務和函數語句186
7.4常見組合邏輯電路的VerilogHDL設計189
7.4.1編碼器、譯碼器、選擇器189
7.4.2數值比較器192
7.5常見時序邏輯電路的VerilogHDL設計193
7.5.1觸發器193
7.5.2鎖存器和寄存器195
7.5.3計數器196
7.6有限狀態機的VerilogHDL設計198
⚫目錄
·5·
7.6.1有限狀態機198
7.6.2狀態機的設計198
7.6習題203

第8章FPGA設計基礎207
8.1EDA技術概述207
8.1.1EDA技術的發展歷程207
8.1.2EDA技術的主要內容208
8.1.3EDA技術的發展趨勢209
8.2FPGA設計方法與設計流程209
8.2.1基於FPGA的層次化設計方法209
8.2.2基於FPGA技術的數字邏輯系統設計流程211
8.3FPGA設計工具———QuartusⅡ13.1214
8.3.1QuartusⅡ13.1的安裝215
8.3.2QuartusⅡ13.1設計流程216
8.4QuartusⅡ13.1設計入門219
8.4.1啟動QuartusⅡ13.1219
8.4.2設計輸入223
8.4.3編譯綜合228
8.4.4模擬測試230
8.4.5硬件測試234
8.5習題237

第9章數字邏輯實驗指南238
9.1基於原理圖輸入設計4位加法器238
9.1.1設計提示238
9.1.2QuartusⅡ設計流程238
9.2基於VerilogHDL文本輸入設計七段數碼顯示譯碼器240
9.2.1設計提示240
9.2.2QuartusⅡ設計流程240
9.3基於混合輸入方式的QuartusⅡ設計246
9.3.1設計要求246
9.3.2設計提示246
9.3.3QuartusⅡ設計流程246
9.4基於宏功能模塊LPM_ROM的4位乘法器設計249
9.4.1設計提示249
9.4.2QuartusⅡ設計流程250
9.5數字邏輯基礎型實驗256
實驗1多位加法器的FPGA設計256
數字邏輯原理與FPGA設計(第3版)
⚫
·6·
實驗2譯碼器的FPGA設計256
實驗3計數器的FPGA設計257
實驗4100分頻十進制加法計數器的FPGA設計258
實驗5偽隨機信號發生器的FPGA設計258
實驗6應用VerilogHDL完成簡單組合電路的FPGA設計259
實驗7應用VerilogHDL完成簡單時序電路的FPGA設計260
實驗8基於VerilogHDL語言的4位多功能加法計數器的FPGA設計260
實驗9移位運算器的FPGA設計261
實驗10循環冗餘校驗(CRC)模塊的FPGA設計264
9.6習題265

第10章數字系統的FPGA設計實踐267
10.1數字鐘的FPGA設計268
10.1.1設計要求268
10.1.2功能描述268
10.1.3數字鐘的層次化設計方案269
10.1.4數字鐘的頂層設計和模擬274
10.1.5硬件測試275
10.2樂曲演奏電路FPGA設計277
10.2.1設計要求277
10.2.2原理描述277
10.2.3樂曲硬件演奏電路的層次化設計方案279
10.2.4樂曲硬件演奏電路頂層電路的設計和模擬283
10.2.5硬件測試283
10.3數字系統FPGA設計課題選編284
課題1多功能運算器的FPGA設計284
課題2時序發生器的FPGA設計284
課題3設計一個具有三種信號燈的交通燈控制系統285
課題4設計一個基於FPGA芯片的彈道計時器286
課題5設計一個基於FPGA芯片的汽車尾燈控制器287
課題6數字密碼鎖的FPGA設計288
課題7電梯控制器的FPGA設計289
課題8自動售飲料控制器的FPGA設計290
課題9出租車自動計費器的FPGA設計290
課題10基於FPGA的信號發生器設計291
參考文獻292