數字電子技術與Verilog HDL
王金明、王婧菡
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商品描述
本書作為數字電子技術課程的教材，在借鑒目前國內外知名高校同類教材的基礎上，將傳統的數字電子技術和以現代 EDA 技術為基礎的數字電子技術相結合，以提高學生的基礎理論知識和創新設計能力為目標，系統完整地介紹數字電子技術的相關內容，兼顧經典數字邏輯電路的基礎知識和基礎理論，同時借助現代 EDA 工具和 VerilogHDL語言，對傳統的數字邏輯電路的設計方式進行改進和提高，從中體會高效的設計工具帶來的設計理念和設計方法的改變。 本書前6章和第10章是傳統數字電子技術的內容，包括數制和碼制，邏輯代數基礎,集成邏輯門，組合邏輯電路,時序邏輯電路和數/模、模/數轉換以及脈沖產生電路等內容；第7~9章是現代 EDA 技術和 VerilogHDL數字邏輯設計的相關內容，由淺入深地闡述 EDA技術、FPGA/CPLD和用 Verilog HDL進行數字邏輯設計的知識與技能。本書內容緊貼教學實際，重視基礎，面向應用，註重理論聯系實際。 本書配有教學課件、習題答案和課程教學計劃等教學資源，可作為高等院校電子信息類、電氣類、電腦類、自動化類、儀器儀表等專業“數字電子技術”課程的教材，也可供從事電路設計和數字系統開發的工程技術人員閱讀參考。
目錄大綱
目錄
第1章數制與碼制
1.1引言
1.1.1電子技術的發展
1.1.2數字信號與數字電路
1.1.3數字電路設計方式的發展
1.2數制
1.2.1按位計數制
1.2.2數制轉換
1.2.3帶符號數的表示
1.2.4帶符號數的補碼運算
1.3碼制
1.3.1二十進制編碼(BCD碼)
1.3.2格雷碼
1.3.3ASCII碼
習題1
第2章邏輯代數基礎
2.1邏輯代數
2.1.1邏輯變量與邏輯函數
2.1.2基本的邏輯運算
2.1.3復合邏輯運算
2.2邏輯代數的定律和規則
2.2.1邏輯代數的九個定律
2.2.2邏輯代數的三大規則
2.3邏輯函數的描述方式
2.3.1邏輯表達式
2.3.2真值表
2.3.3邏輯圖
2.3.4最小項與最小項表達式
2.3.5最大項與最大項表達式
2.4邏輯函數的化簡
2.4.1邏輯代數化簡法
2.4.2卡諾圖化簡法
2.5含有無關項的邏輯函數的化簡
習題2
第3章集成邏輯門
3.1概述
3.2CMOS集成邏輯門
3.3集成邏輯門主要性能參數
3.4三態邏輯門
3.5漏極開路門
習題3
實驗與設計
第4章組合邏輯電路
4.1組合邏輯電路分析
4.2基於邏輯門的組合邏輯電路設計
4.3常用的組合邏輯模塊
4.3.1編碼器
4.3.2解碼器
4.3.3數據選擇器
4.3.4加法器
4.3.5數值比較器
4.4組合邏輯模塊的應用
4.4.1解碼器的應用
4.4.2數據選擇器的應用
4.4.3加法器的應用
4.5組合邏輯電路中的競爭冒險
習題4
實驗與設計
第5章觸發器
5.1SR鎖存器
5.2SR觸發器
5.3集成觸發器
5.3.1D觸發器
5.3.2JK觸發器
5.3.3T觸發器
5.3.4觸發器的異步埠
5.3.5觸發器邏輯功能的轉換
5.4觸發器的應用
5.4.1觸發器構成異步行波計數器
5.4.2觸發器構成的同步計數器
5.4.3計數器的異步變模
習題5
實驗與設計
第6章時序邏輯電路
6.1同步時序電路的分析
6.2同步時序電路的設計
6.2.1設計步驟
6.2.2設計舉例
6.3MSI計數器
6.3.1MSI異步計數器
6.3.2MSI同步計數器
6.4移位寄存器
6.4.1觸發器構成移位寄存器
6.4.2MSI移位寄存器
6.4.3移位型計數器
6.4.4序列檢測器
6.4.5序列發生器
6.5存儲器
6.5.1半導體存儲器
6.5.2快閃內存(Flash)
6.5.3靜態隨機存儲器(SRAM)
6.5.4動態隨機存取存儲器(DRAM)
習題6
實驗與設計
第7章EDA技術與PLD
7.1EDA技術概述
7.2EDA設計的流程
7.3PLD概述
7.4PLD的原理與結構
7.5低密度PLD
7.5.1PROM
7.5.2PLA
7.5.3PAL
7.5.4GAL
7.6CPLD的原理與結構
7.7FPGA的原理與結構
7.7.1查找表結構
7.7.2典型FPGA的結構
7.8FPGA/CPLD的編程工藝
7.8.1熔絲型開關
7.8.2浮柵編程工藝
7.8.3SRAM編程工藝
7.9FPGA/CPLD的編程與配置
7.9.1在系統可編程
7.9.2Artix7器件的配置
習題7
實驗與設計
第8章Verilog數字邏輯設計
8.1Verilog HDL簡史
8.2Verilog描述的層級和方式
8.3Verilog門級結構描述
8.3.1門元件
8.3.2門元件的例化
8.3.3門級結構描述
8.4數據流描述
8.4.1連續賦值
8.4.2數據流描述
8.4.3數據流描述加法器
8.4.4數據流描述減法器
8.4.5數據流描述觸發器
8.4.6格雷碼與二進制碼相互轉換
8.5行為描述
8.5.1always過程語句
8.5.2initial過程
8.5.3過程賦值
8.6行為語句
8.6.1ifelse語句
8.6.2case語句
8.6.3for語句
8.6.4generate、for生成語句
8.6.5m序列產生器
8.7任務和函數
8.7.1任務
8.7.2函數
8.8多層次結構電路設計
8.8.1帶參數模塊例化
8.8.2用parameter進行參數傳遞
8.8.3用defparam語句進行參數重載
8.9三態邏輯設計
習題8
實驗與設計
第9章Verilog數字邏輯設計進階
9.1加法器設計
9.1.1行波進位加法器
9.1.2超前進位加法器
9.2乘法器設計
9.2.1乘法操作符
9.2.2布斯乘法器
9.2.3查找表乘法器
9.3有符號數的運算
9.3.1有符號數的加法運算
9.3.2有符號數的乘法運算
9.3.3絕對值運算
9.4ROM存儲器
9.5RAM存儲器
9.5.1單口RAM
9.5.2異步FIFO
9.6有限狀態機設計
9.6.1有限狀態機的Verilog描述
9.6.2狀態編碼
9.7用有限狀態機實現除法器
9.8用有限狀態機控制流水燈
9.9用有限狀態機控制字符液晶
9.10TFT液晶屏
9.10.1TFTLCD液晶屏
9.10.2TFTLCD液晶屏顯示彩色圓環
9.11音樂演奏電路
9.11.1音符演奏
9.11.2音樂演奏
習題9
實驗與設計
第10章數/模、模/數轉換和脈沖電路
10.1概述
10.2D/A轉換器
10.2.1D/A轉換的原理
10.2.2權電阻D/A轉換器
10.2.3倒T形D/A轉換器
10.3D/A轉換器的精度和速度
10.4A/D轉換器
10.4.1A/D轉換的原理
10.4.2並行比較型A/D轉換器
10.4.3逐次逼近型A/D轉換器
10.5A/D轉換的精度和速度
10.6多諧振盪器
10.6.1門電路多諧振盪器
10.6.2石英晶體振盪器
10.7單穩態觸發器
10.7.1門電路構成單穩態觸發器
10.7.2集成單穩態觸發器
10.8555定時器
10.8.1555定時器的功能與結構
10.8.2555構成的多諧振盪器
10.8.3555構成的單穩態觸發器
習題10
附錄AVerilog HDL語言要素
A.1詞法
A.2整數和實數
A.3數據類型
A.4向量
A.5數組
A.6參數
A.7操作符
A.8語句
A.9用Verilog描述組合電路
A.10用Verilog描述時序電路
附錄BVerilog HDL關鍵字
參考文獻
