FPGA 時序約束與分析
吳厚航
買這商品的人也買了...
-
$505手把手教你設計 CPU-RISC-V 處理器篇 -
$286Vivado 從此開始 (進階篇) -
數字通信同步技術的 MATLAB 與 FPGA 實現 — Altera / Verilog 版, 2/e$594$564 -
Python 自動化的樂趣｜搞定重複瑣碎&單調無聊的工作, 2/e (Automate the Boring Stuff with Python : Practical Programming for Total Beginners, 2/e)$680$510 -
FPGA 數字圖像採集與處理 — 從理論知識、模擬驗證到板級調試的實例精講$414$393 -
信號完整性 — 深入理解高速數字電路設計$534$507 -
數字調制解調技術的 MATLAB 與 FPGA 實現 — Altera / Verilog 版, 2/e$768$730 -
RISC-V 處理器與片上系統設計 -- 基於 FPGA 與雲平臺的實驗教程$588$559 -
FPGA 進階開發與實踐$648$616 -
$352EDA 技術與 Verilog HDL -
Verilog HDL 數字系統設計與驗證 — 以太網交換機案例分析$354$336 -
詳解 FPGA：人工智能時代的驅動引擎$354$336 -
Vivado / Tcl 零基礎入門與案例實戰$474$450 -
手把手教你 RISC-V CPU (上) : 處理器設計$659$626 -
深度神經網絡 FPGA 設計與實現$210$200 -
你知道的太多了：欠錢可以不還、年金可以不繳、法庭可以喊價、和解可以再告、借名可以侵占、勞保可以害人──這是什麼荒謬劇？！不～這是我們的法律！$330$297 -
FPGA 設計與驗證$474$450 -
基於 Verilog HDL 的 FPGA 項目開發教程$258$245 -
演算法戰鬥營：爆量題庫新手燒腦篇$880$660 -
Verilog HDL 與 FPGA 數字系統設計, 2/e$594$564 -
SoC 設計方法與實現, 4/e$479$455 -
芯片驗證調試手冊 -- 驗證疑難點工作錦囊$414$393 -
System Verilog 驗證：測試平臺編寫指南, 3/e (SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, 3/e)$588$559 -
FPGA 數字系統設計$359$341 -
數位訊號處理－Python 程式實作, 3/e (附範例光碟)$620$558
相關主題
商品描述
《FPGA時序約束與分析》首先介紹時序約束相關的基本概念； 然後從時鐘、建立時間和保持時間等概念入手，詳細地闡述時序分析理論中的基本時序路徑； 隨後結合實際的約束語法，對主時鐘約束、虛擬時鐘約束、時鐘特性約束、衍生時鐘約束、I/O接口約束、多周期約束、虛假路徑約束、**/最小延時約束等進行詳細的介紹，除基本理論與約束語法的解釋說明外，還提供了豐富的語法使用實例、工具使用實例以及工程應用實例。 時序約束與分析是FPGA開發設計必須掌握的高級技能，通過本書基礎理論與工程實例的結合，相信能夠幫助廣大的FPGA學習者快速掌握這項技能並學以致用。 《FPGA時序約束與分析》適合作為從事FPGA開發的工程師或研究人員的參考書籍，也可作為高等院校相關專業FPGA課程的教材。
作者簡介
吳厚航[網名：特權同學]近十五年的FPGA工程實踐與產品研發經歷，擅長記錄、分析並總結各種FPGA開發經驗與技巧，也非常樂於分享。多年來筆耕不輟、風雨無阻，通過技術博客、FPGA論壇、自媒體等平台累計發表了近千篇FPGA技術文章，且著有8本FPGA技術相關圖書。其著作內容，在理論和實踐相結合的同時，貫穿了很多實用的經驗技巧分享，在FPGA學習者中有著很好的口碑。
目錄大綱
第1章 時序約束概述
1．1 什麼是時序約束
1．2 為什麼要做時序約束
1．3 時序約束的基本路徑
1．4 時序約束的基本流程
1．5 時序約束的主要方法
1．5．1 使用GUI輸入約束
1．5．2 手動輸入約束
1．6 約束文件管理
第2章 基本的時序路徑
2．1 時鐘的基本概念
2．1．1 時鐘定義
2．1．2 時鐘偏差
2．2 建立時間與保持時間
2．3 寄存器到寄存器的時序路徑分析
2．3．1 數據路徑和時鐘路徑
2．3．2 數據到達路徑和數據需求路徑
2．3．3 啟動沿、鎖存沿、建立時間關係和保持時間關係
2．3．4 寄存器到寄存器路徑分析
2．4 引腳到寄存器的時序路徑分析
2．4．1 系統同步接口與源同步接口
2．4．2 系統同步接口的路徑分析
2．4．3 源同步接口的路徑分析
2．5 寄存器到引腳的時序路徑分析
2．5．1 系統同步接口的路徑分析
2．5．2 源同步接口的路徑分析
2．6 引腳到引腳的時序路徑分析
第3章 主時鐘與虛擬時鐘約束
3．1 主時鐘約束
3．1．1 主時鐘約束語法
3．1．2 識別設計時鐘
3．2 主時鐘約束實例
實例3．1：引腳輸入的主時鐘約束
實例3．2：引腳輸入的主時鐘約束
實例3．3：高速傳輸器輸出的主時鐘約束
實例3．4：硬件原語輸出的主時鐘約束
實例3．5：差分信號的主時鐘約束
3．3 主時鐘約束分析
實例3．6：使用GUI約束輸入時鐘引腳
實例3．7：Clocking Wizard IP主時鐘自動約束
實例3．8：查看主時鐘時序路徑的分析報告
實例3．9：跨時鐘域的時序分析
3．4 虛擬時鐘約束
3．5 虛擬時鐘約束實例
實例3．10：系統同步接口pin2reg的虛擬時鐘約束
實例3．11：系統同步接口reg2pin的虛擬時鐘約束
3．6 時鐘特性約束
3．6．1 時鐘抖動與不確定性約束語法
3．6．2 時鐘抖動
3．6．3 時鐘不確定性
3．7 時鐘抖動與不確定性約束實例
實例3．12：使用GUI約束時鐘抖動和不確定時間
實例3．13：時鐘抖動約束分析
實例3．14：時鐘不確定性約束分析
3．8 時鐘延時約束語法
3．9 時鐘延時約束實例
實例3．15：查看FPGA內部時鐘延時、時鐘偏斜計算
實例3．16：輸入時鐘的延時約束
第4章 衍生時鐘約束
4．1 衍生時鐘定義
4．1．1 自動衍生時鐘約束
4．1．2 手動衍生時鐘約束
4．2 衍生時鐘約束語法
4．3 衍生時鐘約束實例
實例4．1：使用GUI約束衍生時鐘
實例4．2：2分頻的衍生時鐘
實例4．3：4/3倍頻的衍生時鐘
第5章 I/O接口約束
5．1 輸入接口約束語法
5．2 輸入接口約束實例
實例5．1：以主時鐘為同步時鐘的輸入引腳約束
實例5．2：以虛擬時鐘為同步時鐘的輸入引腳約束
實例5．3：指定最大和最小延時值的輸入引腳約束
實例5．4：參考時鐘下降沿的輸入引腳約束
實例5．5：同時指定同步時鐘和參考時鐘的輸入引腳約束
實例5．6：多組參考組合的輸入引腳約束
5．3 輸入接口約束分析
實例5．7：圖像傳感器輸入引腳約束
實例5．8：SPI接口的輸入引腳約束
5．4 輸出接口約束語法
5．5 輸出接口約束實例
實例5．9：以主時鐘為同步時鐘的輸出引腳約束
實例5．10：以虛擬時鐘為同步時鐘的輸出引腳約束
實例5．11：同時指定時鐘上升沿和下降沿的輸出引腳約束
5．6 輸出接口約束分析
實例5．12：VGA驅動輸出引腳約束
實例5．13：SPI接口輸出引腳約束
第6章 時序例外約束
6．1 為何要做時序例外約束
6．2 時序例外約束分類
6．3 時序約束的推薦順序
第7章 多周期約束
7．1 多周期約束語法
7．2 多周期約束實例
實例7．1：同頻同相時鐘的多周期約束
實例7．2：同頻異相時鐘的多周期約束
實例7．3：慢時鐘域到快時鐘域的多周期約束
實例7．4：快時鐘域到慢時鐘域的多周期約束
7．3 多周期約束分析
實例7．5：同頻同相時鐘的多周期約束
實例7．6：快時鐘到慢時鐘的多周期約束
實例7．7：慢時鐘到快時鐘的多周期約束
第8章 虛假路徑約束
8．1 虛假路徑約束語法
8．2 虛假路徑約束實例
實例8．1：虛假路徑約束的基本應用實例
實例8．2：時序分析報告中虛假路徑約束與查看
第9章 最大/最小延時約束
9．1 最大/最小延時約束語法
9．2 最大/最小延時約束實例
實例9．1：跨時鐘路徑的最大/最小延時約束
實例9．2：pin2pin路徑的最大/最小延時約束
參考文獻
