高速電路設計進階

第1章 電路設計概述 1
1.1 對訊號鏈路的理解 1
1.1.1 對正確建立訊號傳輸鏈路的理解 1
【案例1.1】 訊息傳輸的過程，以及該過程對訊號的要求 1
1.1.2 對訊號是否可能產生明顯波形畸變的理解 4
【案例1.2】 比較兩個週期頻率相同的訊號 4
【案例1.3】 訊號邊緣是影響訊號傳輸的重要的參數嗎？ 8
【案例1.4】 USB 2.0差分對是否一定需要阻抗控制 12
【案例1.5】 週期頻率對訊號品質沒有任何影響嗎？ 12
1.2 為什麼時脈訊號比資料訊號更重要 13
1.3 關註溫度、濕度等因素對電路性的影響 15
1.3.1 濕度的影響及其實例 15
【案例1.6】 在電子產品測試中與濕度有關的問題 15
【案例1.7】 儲存環境潮濕導元元件失效 18
1.3.2 溫度的影響及其實例 19
【案例1.8】 低溫下電子設備啟動異常 19
1.4 關註元件參數偏差對電路設計的影響 25
1.4.1 元件參數值的偏差 25
1.4.2 常態分佈 25
1.4.3 評估參數偏差對電路設計的影響 26
【案例1.9】 評估電路的過壓閘限參數偏差 26
1.4.4 在替換元件時，需考慮參數偏差的影響 29
1.4.5 壞情況分析與蒙卡羅分析 31
【案例1.10】 低通濾波器的壞情況分析 32
【案例1.11】 低通濾波器的蒙卡羅分析 35
1.5 對設計指南的理解與應用 38
1.5.1 元件應用的“揚長避短”，會隨場合的不同而轉變 38
1.5.2 如何理解與應用設計指南 39
【案例1.12】 在某些設計場合，無法實現的差分對走線設計要求 41
【案例1.13】 在某些工程設計場合，難以實現的DDR3 SDRAM設計要求 44
【案例1.14】 為什麼高密度電路板的層間距會做得比較小？為什麼高速電路希望選擇介電
常數小一些的板材？ 48
1.6 硬件研發與軟件研發的密切關係 48
1.6.1 設計段 48
【案例1.15】 硬件架構設計考慮不周為後續軟件除錯帶來的隱患 50
【案例1.16】 DDR3 SDRAM無法運作到1866Mbps速率的問題 53
1.6.2 調試段 54
【案例1.17】 網口出現偶發的資料傳輸錯誤 54
1.6.3 研發測試段 56
1.7 硬件工程師需權衡各方面的設計需求 56
【案例1.18】 硬件工程師如何做元件變更的決策 57
1.8 硬件工程師對成本的考量 58
【案例1.19】 針對某產品CPU高頻濾波電容的化 60
第2章 電源電路的設計 62
2.1 電源模組方案與分立電源方案 62
【案例2.1】 比較電源模組方案與分立電源方案 62
【案例2.2】 控制芯片與功率芯片分離的思路在其他方面的應用 66
2.2 低壓差線性電源LDO的應用 68
2.2.1 LDO工作原理 68
2.2.2 LDO相對於開關電源的勢和應用場合 69
2.2.3 LDO電路設計要點 71
【案例2.3】 比較兩個LDO輸出電壓的範圍 71
【案例2.4】 LDO輸出電壓偏高的問題 72
【案例2.5】 某產品在小批量試製後，在高低溫抽樣測試環節發現的低機率誤關機故障 74
【案例2.6】 從穩定角度看，LDO芯片對輸出端所加電容的要求 76
【案例2.7】 利用LDO的PSRR性實現對開關電源低頻段噪聲的抑制 78
2.3 針對低功耗需求的電源電路設計 80
【案例2.8】 針對有不掉電需求的芯片而提供的電源方案 80
【案例2.9】 低功耗設計採用LDO方案，還是採用開關電源方案 81
【案例2.10】 如何更地對低功耗設計的電流進行測試 85
2.4 開關電源電路的發展趨勢 86
2.5 DC/DC開關電源電路的設計 86
2.5.1 基本工作原理 86
2.5.2 確定開關頻率需考慮的問題 88
【案例2.11】 由於開關頻率設定得不合理，導電源輸出異常 89
【案例2.12】 由電源開關頻率，找到故障調試的線索 91
2.5.3 電源電路中的電感與電容 91
【案例2.13】 工作電流遠小於額定電流，電感為何燙手？ 95
【案例2.14】 比較大感值電感和小感值電感在電源電路中的差異 95
2.5.4 電源工作模式—PWM、PFM、Burst、Pulse Skip 98
【案例2.15】 基於實例對比PWM模式和PFM模式的效率差異和波形差異 99
【案例2.16】 在正常負載條件下，開關節點上產生振盪的原因分析 103
【案例2.17】 電源芯片進入Burst模式導的故障問題 109
2.5.5 電壓控制模式與電流控制模式 110
【案例2.18】 電壓控制模式與電流控制模式的反應速度波形比較 118
2.5.6 估算電源功耗 119
【案例2.19】 電源電路MOSFET功耗計算實例 124
【案例2.20】 參數降額過多導無法實現功耗的化 125
【案例2.21】 電源選型的困擾 126
2.5.7 電流監測與過流護 127
【案例2.22】 透過電感的DCR實現電流監測的PCB實現 131
【案例2.23】 透過電流幹路上密電阻兩端電壓的監控實現電流監測的PCB實現 131
【案例2.24】 電流監控電路設計不良導的誤觸發過流護 132
2.5.8 電源漣波和電源噪聲 133
【案例2.25】 電容越大，漣波越小？ 134
【案例2.26】 透過降低電源噪聲來減少時脈抖動，解決芯片資料傳輸出錯的問題 137
2.6 開關電源的PCB設計 138
2.6.1 瞭解濾波電容的作用及PCB設計要點 138
【案例2.27】 濾波電容的作用 138
2.6.2 環路和路徑寄生感性 142
【案例2.28】 針對PCB環路的化 143
2.6.3 接地、散熱 145
【案例2.29】 一個關於電源電路接地的常見錯誤 147
2.6.4 開關節點的處理 148
2.6.5 回饋訊號的設計要點與PCB走線 148
2.6.6 各設計要求的先級分析 151
【案例2.30】 當設計無法以理想的方式實現時的處理方法 152
【案例2.31】 在兩種不同的設計中，從電感到開關節點連線的不同處理方法 153
2.6.7 開關電源PCB設計重點總結 154
【案例2.32】 電源宏觀佈局的兩個案例 155
【案例2.33】 非屏蔽式電感可能帶來的問題 157
2.7 針對電源電路高頻噪聲的解決方法 158
2.8 電源電路典型故障診斷與案例分析 161
【案例2.34】 依產品需求確定電源選型 161
【案例2.35】 某批次電路板的MOSFET發熱嚴重 162
【案例2.36】 芯片啟動異常的故障分析 163
【案例2.37】 比較升壓電源的三種PCB設計方式 165
2.9 電源電路設計實例與分析 166
2.9.1 取得電源芯片的基本資訊 167
【案例2.38】 電源輸入電壓範圍裕量太小導的設備運作故障 167
2.9.2 根據實際應用場合決定電源的工作模式 169
2.9.3 確定電源的護方式 170
2.9.4 電源電路的設計 172
【案例2.39】 對電感額定電流參數值的思考 173
2.10 電源系統的環路穩定性設計 175
2.10.1 系統穩定原理與零點、點分析 175
【案例2.40】 運算放大器電路輸出振盪的情形分析 176
【案例2.41】 電源電路伯德圖測試結果分析 178
【案例2.42】 應用環路調整的方法解決電源噪聲問題 179
【案例2.43】 電路設計中點與零點的構造 180
2.10.2 電源系統環路設計的宏觀要求 183
【案例2.44】 如何有效衰減電源低頻帶噪聲？ 187
2.10.3 系統環路框圖 189
2.10.4 Type Ⅱ型補償網絡 190
2.10.5 Type Ⅲ型補償網絡 191
2.10.6 一個環路設計的實例 192
第3章 訊號完整性設計 198
【案例3.1】 僅依賴訊號時域訊息，導故障偵錯方向錯誤 198
3.1 低速電路高速化 198
【案例3.2】 帶有多個從設備的SPI總線遇到的傳輸故障 199
3.2 對高速訊號傳輸有影響的因素 200
3.3 時鐘是重要的 201
3.4 噪聲對電路的影響 201
3.5 DC（直流）耦合和AC（交流）耦合 203
3.5.1 DC耦合與AC耦合的比較 203
3.5.2 AC耦合只能用於直流平衡的場合 204
3.5.3 對AC耦合電路中接收端直流偏壓的處理 204
3.5.4 對高速鏈路上AC耦合電容的處理 205
3.5.5 AC耦合電容擺放的位置 205
3.5.6 電容的寄生感性分析及其對AC耦合電容工作性的影響 207
【案例3.3】 對電容濾波的錯誤理解 207
3.6 阻抗 208
3.6.1 傳輸線阻抗參數的影響因素 209
3.6.2 過孔阻抗參數的影響因素 209
【案例3.4】 高速差分對換層過孔處存在的阻抗突變問題 209
3.6.3 阻抗設計需充分考慮生產的影響與要求 210
3.6.4 阻抗設計需充分考慮設計的具體情況與要求 211
3.6.5 阻抗設計需充分考慮連接器的影響 212
3.6.6 總結 213
3.7 PCB板材 213
3.7.1 PCB板材的Dk和Df參數 213
3.7.2 PCB和訊號損耗 215
【案例3.5】 PCB損耗參數是連接芯片損耗裕量和PCB走線長度要求的橋樑 215
【案例3.6】 高速電路PCB設計中銅箔粗糙度的決定 216
3.7.3 PCB板材的玻纖效應 217
3.7.4 PCB板材的玻璃轉換溫度Tg 218
3.7.5 高速電路PCB板材的選擇 218
3.7.6 新PCB板材的驗證 219
3.8 串擾 220
3.8.1 理解串擾 220
3.8.2 減小串擾 223
【案例3.7】 由連接器導的差分對訊號串擾 224
3.9 一個發送端、多個接收端的設計 226
3.9.1 兩個案例 226
【案例3.8】 JTAG接口無法存取的問題 226
【案例3.9】 電路板無法啟動的故障分析 227
3.9.2 菊花鏈拓樸結構 228
【案例3.10】 在菊花鏈拓樸結構中，哪個位置的負載芯片訊號品質好？ 230
3.9.3 T型拓樸結構 231
【案例3.11】 對DDR3 SDRAM T型拓樸結構的分析 232
3.9.4 基於案例分析菊花鏈拓樸結構和T型拓樸結構 235
【案例3.12】 高速差分對訊號一驅二的設計分析 235
3.10 5Gbps以上速率的高速電路設計 238
3.10.1 高速串行差分傳輸技術 239
3.10.2 高速串行接口的均衡技術與案例分析 242
【案例3.13】 透過FFE參數值解決鏈路傳輸問題 245
【案例3.14】 10Gbps訊號眼圖的化與分析 245
【案例3.15】 高速接口低溫測試出錯的故障解決與分析 246
【案例3.16】 動態配置的CTLE，還是固定的CTLE？ 247
【案例3.17】 比較兩種應用情境下的DFE參數值 249
3.10.3 5Gbps以上高速電路調試技巧 251
【案例3.18】 25Gbps差分對抖動偏大的故障調試 253
3.10.4 5Gbps以上高速電路的驗證 257
3.11 眼圖和眼圖測量 258
【案例3.19】 訊號眼圖分析 260
3.12 關於 260
【案例3.20】 盲目套用設計指南導的設計問題 264
【案例3.21】 時序和實測結果有較大偏差 266
【案例3.22】 對比時芯片參數的設定與電路工作時芯片參數的設定 268
【案例3.23】 一個通過而實測不通過的例子 271
第4章  DDRx SDRAM工作原理、性能分析與硬件技術要點 272
4.1  DDRx SDRAM概述 272
4.1.1  Flash存儲器能否取代DDRx SDRAM 272
4.1.2  DRAM和SRAM的對比 272
4.1.3  DDRx和GDDRx SDRAM的區別 273
4.1.4  對DDRx SDRAM運行速率的理解 275
【案例4.1】 對DDRx SDRAM接口速率的錯誤理解 275
4.2   DDRx SDRAM的基本結構及工作原理 276
4.2.1  DDRx SDRAM工作過程分析 276
4.2.2  對DDRx SDRAM工作過程中關鍵問題的理解 278
【案例4.2】 計算Refresh作對DDRx SDRAM性能的影響 279
4.2.3  DDRx SDRAM內組織結構分析 281
4.2.4  DDRx SDRAM內結構—輸出阻抗校準單元 283
4.2.5  DDRx SDRAM內結構—存儲單元與總容量 283
4.2.6  DDRx SDRAM內結構—數據預取單元及其在每一代DRAM上發生的變化 283
4.2.7  DDRx SDRAM內結構—ODT單元 286
4.3  各代DDRx SDRAM的演進過程和硬件技術要點 287
4.3.1  從DDR到DDR2 288
4.3.2  從DDR2到DDR3—存儲性能提升 288
4.3.3  從DDR2到DDR3—工作電壓和功耗降低 289
4.3.4  從DDR2到DDR3—化信號輸出阻抗 289
【案例4.3】 是否應該在DDRx SDRAM的信號線上串聯電阻 289
4.3.5  從DDR2到DDR3—DQS信號強制使用差分對 290
4.3.6  從DDR2到DDR3—引入Reset（復位）信號 290
4.3.7  從DDR2到DDR3—寫平衡機制和Fly By拓撲結構 291
【案例4.4】 DDR3 SDRAM初始化失敗的原因分析 295
4.3.8  從DDR3到DDR4—存儲性能提升 296
【案例4.5】 分析Bank Group對DDR4 SDRAM性能的影響 297
4.3.9  從DDR3到DDR4—工作電壓和功耗降低 298
4.3.10  從DDR3到DDR4—數據信號電平從SSTL變為POD，數據參考電平VREFDQ片
內可調 299
4.3.11  從DDR3到DDR4—DBI機制 300
4.3.12  從DDR3到DDR4—數據組引入CRC校驗，地址組引入奇偶校驗 301
【案例4.6】 DDR4 SDRAM的兩種錯誤校驗方案分析 303
4.3.13  從DDR4到DDR5—一個64位數據通道分為兩個32位數據通道 304
【案例4.7】 雙Rank和雙通道這兩種DRAM存儲方案的分析和對比 305
4.3.14  從DDR4到DDR5—工作電壓降低、性能更高 307
4.3.15  從DDR4到DDR5—新的命令編碼方式 307
4.3.16  從DDR4到DDR5—地址和數據採用POD，且支持片內ODT 308
4.3.17  從DDR4到DDR5—DFE均衡 309
4.4  系統存儲性能分析、計算與總結—綜合實例 310
4.4.1  綜合實例分析 310
【案例4.8】 DDR4 SDRAM存儲性能分析 311
4.4.2  系統存儲性能的總結 316
4.5  本章總結 318
第5章  DDRx SDRAM硬件電路設計、調試及案例解析 320
5.1  原理性設計思路、原理圖設計要點與案例解析 320
5.1.1  存儲系統的存儲單位分析 320
5.1.2  存儲器選型需考慮的若乾要點 322
【案例5.1】 存儲器選型的考慮要點 322
5.1.3  電源電路與上電順序 324
5.1.4  信號線序調整 326
【案例5.2】 DDRx SDRAM的線序調整 326
5.1.5  地址信號映像（Address Mirroring） 328
5.1.6  參考電壓VREF 330
5.1.7  單粒子翻轉（SEU）問題與ECC校驗 332
5.1.8  DDRx SDRAM寫作、讀作時DQ、DQS的相位關系 333
5.1.9  DDR4 SDRAM硬件初始化過程中的關鍵步驟 334
【案例5.3】 分析CPU設計指南對數據、地址走線長度提出的要求 335
5.1.10  DDRx SDRAM硬件設計流程 336
5.2  PCB佈局設計要點與案例解析 336
5.2.1  T型拓撲結構的佈局要點 337
【案例5.4】 T型拓撲設計實例 337
5.2.2  Fly By拓撲結構的佈局要點 338
5.2.3  其他佈局要點 339
5.3  PCB布線設計要點與案例解析 340
5.3.1  案例解析：隨DRAM升級換代而愈加嚴格的設計要求 341
【案例5.5】 在DDR4 SDRAM評審中發現的問題及其相關研究結果 341
5.3.2  信號分組 344
5.3.3  T型拓撲結構和Fly By拓撲結構的布線要點 345
【案例5.6】 五片DRAM芯片採用T型拓撲布線應註意的問題 347
【案例5.7】 若乾片DRAM芯片採用Fly By拓撲布線應註意的問題 349
5.3.4  CLK差分對的信號質量化 352
【案例5.8】 分析兩個設計中CCOMP電容的不同處理方式 353
5.3.5  DDR3、DDR4 SDRAM布線設計要求 353
【案例5.9】 DDR4 SDRAM無法以高設計速率運行的原因 357
【案例5.10】 電路長時間運行時遇到的偶發性錯誤 357
【案例5.11】 設計評審時發現的關於繞線等長的問題 359
【案例5.12】 DRAM的PCB設計中出現的過孔陣列問題 360
5.3.6  等長和等延時 361
5.4  信號質量、時序分析及其實例解析 361
5.4.1  地址控制信號的時序和信號質量分析 362
【案例5.13】 2400Mbps速率的DDR4 SDRAM的地址信號時序測量 363
5.4.2  差分對時鐘信號的信號質量分析 367
5.4.3  數據信號的信號質量分析（眼圖分析） 369
參考文獻