ModelSim 電子系統分析及模擬(第2版) 工程设计与分析系列:ModelSim电子系统分析及仿真(第2版)(附光盘)

<內容簡介>

ModelSim是優秀的HDL模擬軟件之一，它能提供友好的模擬環境，是業界唯一單內核支持VHDL和Verilog混合模擬的模擬器，它採用直接優化的編譯技術、Tcl/Tk技術和單一內核模擬技術，編譯模擬速度快，編譯的代碼與平臺無關，便於保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選模擬軟件。
    《ModelSim電子系統分析及模擬(附光盤第2版)》由於斌、謝龍漢編著，以ModelSim SE 10.1c版軟件為平臺，由淺入深、循序漸進地介紹ModelSim 10.1c軟件各部分知識，包括ModelSim 10.1c的基礎知識、菜單命令、庫和工程的建立與管理、Verilog/VHDL文件編譯模擬、採用多種方式分析模擬結果，以及與多種軟件聯合模擬等知識。書中配有大量插圖，並結合實例詳細地講解使用ModelSim進行模擬操作的基本知識和方法技巧，配書光盤中有本書實例操作的視頻講解，讀者能夠輕鬆學習。本書在第一版的基礎上，綜合讀者建議、課題使用情況進行修訂完善，更多典型實例。
    《ModelSim電子系統分析及模擬(附光盤第2版)》適合具有一定HDL基礎的讀者使用，同時對相關領域的專業技術人員也有較高的參考價值，也可作為大中專院校電子類相關專業和培訓班的教材。

<目錄>

第1章  概述
  1.1IC設計與ModelSim
  1.1.1IC設計基本流程
  1.1.2ModelSim概述
  1.2ModelSim應用基本流程
  1.3ModelSim基本模擬流程
  1.3.1創建一個工作庫
  1.3.2編譯設計文件
  1.3.3運行模擬
  1.3.4查看結果
  1.4ModelSim工程模擬流程
  1.4.1創建工程及工程庫
  1.4.2創建新文件
  1.4.3加載設計文件
  1.4.4編譯源文件
  1.4.5運行模擬和查看結果
  1.4.6工程調試
第2章  操作界面
  2.1整體界面
  2.2菜單欄
  2.2.1File菜單
  2.2.2Edit菜單
  2.2.3View菜單
  2.2.4Compile菜單
  2.2.5Simulate菜單
  2.2.6Add菜單
  2.2.7Tools菜單
  2.2.8Layout菜單
  2.2.9Bookmarks菜單
  2.2.10Window菜單
  2.2.11Help菜單
  2.3工具欄
  2.4標籤區
  2.5命令窗口
  2.6MDI窗口
  2.6.1源文件窗口
  2.6.2波形窗口
  2.6.3列表窗口
  2.6.4數據流窗口
  2.6.5屬性窗口
  2.6.6進程窗口
  2.6.7對象窗口
  2.6.8存儲器窗口
  2.6.9原理圖窗口
  2.6.10觀察窗口
  2.7界面的設置
  2.7.1定製用戶界面
  2.7.2設置界面參數
第3章  工程和庫
  3.1ModelSim工程
  3.1.1刪除原有工程
  3.1.2開始一個新工程
  3.1.3工程標籤
  3.1.4工程編譯
  3.1.5模擬環境配置
  3.1.6工程文件組織
  3.1.7工程及文件屬性設置
  實例3-1工程文件管理
  3.2ModelSim庫
  3.2.1概述
  3.2.2庫的創建及管理
  3.2.3資源庫管理
  3.2.4導入FPGA的庫
  3.2.5本節實例
第4章  ModelSim對不同語言的模擬
  4.1VHDL模擬
  4.1.1VHDL文件編譯
  4.1.2VHDL設計優化
  4.1.3VHDL設計模擬
  4.1.4還原點和模擬恢復
  4.1.5TEXTIO的使用
  實例4-1VHDL設計的模擬全過程
  4.2Verilog模擬
  4.2.1Verilog文件編譯
  4.2.2Verilog設計優化
  4.2.3Verilog設計模擬
  4.2.4還原點和模擬恢復
  4.2.5單元庫
  4.2.6系統任務和系統函數
  4.2.7編譯指令
  實例4-232位浮點乘法器的Verilog模擬過程
  4.3C調試
  4.3.1概述
  4.3.2C步進調試與調試設置
  4.4SystemC模擬
  4.4.1概述
  4.4.2SystemC文件的編譯和鏈接
  4.4.3設計模擬和調試
  4.4.4常見錯誤
  4.5混合語言模擬
  4.5.1編譯過程與公共設計庫
  4.5.2映射數據類型
  4.5.3VHDL調用Verilog
  4.5.4Verilog調用VHDL
  4.5.5SystemC調用Verilog
  4.5.6Verilog調用SystemC
  4.5.7SystemC調用VHDL
  4.5.8VHDL調用SystemC
  實例4-3systemC與Verilog混合模擬過程
第5章  利用ModelSim進行模擬分析
  5.1模擬概述
  5.2WLF文件和虛擬對象
  5.2.1保存模擬狀態
  5.2.2Dataset結構
  5.2.3Dataset管理
  5.2.4虛擬對象
  5.3利用波形編輯器產生激勵
  5.3.1創建波形
  5.3.2編輯波形
  5.3.3導出激勵文件並使用
  5.4採用描述語言生成激勵
  5.5ModelSim波形分析
  5.5.1波形窗口和列表窗口
  5.5.2時間標記
  5.5.3窗口的縮放
  5.5.4在窗口中搜索
  5.5.5窗口的格式編排
  5.5.6波形和列表的保存
  5.5.7信號總線
  5.5.8光標操作
  5.5.9其他功能
  5.5.10波形比較
  5.6存儲器的查看和操作
  5.6.1存儲器的查看
  5.6.2存儲數據的導出
  5.6.3存儲器初始化
  5.6.4存儲器調試
  5.7數據流窗口的使用
  5.7.1概述
  5.7.2設計連通性分析
  5.7.3信號追蹤和查找
  5.7.4設置和保存打印
  5.7.5本節實例
  5.8原理圖窗口的使用
  5.9ModelSim的剖析工具
  5.9.1運行性能剖析和存儲器剖析
  5.9.2查看性能剖析結果
  5.9.3查看存儲器剖析報告
  5.9.4保存結果
  5.10覆蓋率檢測
  5.10.1啟用代碼覆蓋
  5.10.2覆蓋率的查看
  5.10.3覆蓋率檢測的過濾
  5.10.4覆蓋信息報告
  5.11信號探測
  5.12採用JobSpy控制批處理模擬
  5.12.1JobSpy功能與流程
  5.12.2運行JobSpy
  5.13綜合實例
  實例5-1三分頻時鐘的分析
  實例5-2同步FIFO的模擬分析
  實例5-3基2的SRT除法器的模擬分析
第6章  ModelSim的協同模擬
  6.1ModelSim與Debussy的協同模擬
  6.1.1Debussy工具介紹
  6.1.2Debussy配置方法
  實例6-1與Debussy的協同模擬
  6.2ModelSim與Matlab的協同模擬
  實例6-2與Matlab的協同模擬
  實例6-3與Simulink的協同模擬
  實例6-4使用cosimWizard進行協同模擬
第7章  ModelSim對不同公司器件的後模擬
  7.1ModelSim對Altera器件的後模擬
  7.1.1QuartusⅡ簡介
  7.1.2後模擬流程
  實例7-1直接採用QuartusⅡ調用ModelSim進行模擬
  實例7-2先用QuartusⅡ創建工程，再用ModelSim進行時序模擬
  7.2ModelSim對Xilinx器件的後模擬
  7.2.1ISE簡介
  7.2.2後模擬流程
  實例7-3用ISE對全加器進行時序模擬
  實例7-4用ISE直接調用ModelSim進行時序模擬
  7.3ModelSim對Lattice器件的後模擬
  7.3.1Diamond簡介
  7.3.2後模擬流程
  實例7-5用Diamond對全加器進行時序模擬
  實例7-6用Diamond完成佈局繞線，使用ModelSim進行時序模擬
  7.4ModelSim對Actel器件的後模擬
  實例7-7用LiberoIDE調用ModelSim進行時序模擬
第8章  ModelSim的文件和腳本
  8.1SDF文件
  8.1.1SDF文件的指定和編譯
  8.1.2VHDL的SDF
  8.1.3Verilog的SDF
  8.1.4SDF文件信息
  8.2VCD文件
  8.2.1創建一個VCD文件
  8.2.2使用VCD作為激勵
  8.2.3VCD任務
  8.2.4埠驅動數據
  8.3Tcl和DO文件
  8.3.1Tcl命令
  8.3.2Tcl語法
  8.3.3ModelSim的Tcl時序命令
  8.3.4宏命令
  8.3.5本節實例