積體電路製造製程與工程應用 第2版

溫德通

積體電路製造製程與工程應用 第2版
  • 出版商: 機械工業
  • 出版日期: 2024-11-01
  • 售價: $594
  • 貴賓價: 9.5 折 $564
  • 語言: 簡體中文
  • 頁數: 300
  • ISBN: 7111764625
  • ISBN-13: 9787111764625

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商品描述

本書以實際應用為出發點，抓住目前半導體製程的先進製程技術逐一介紹，例如應變矽技術、HKMG技術、SOI技術和FinFET技術。接著從製程整合的角度，透過圖文對照的形式對典型製程進行介紹，例如隔離技術的發展、硬掩膜版製程技術、LDD製程技術、Salicide製程技術、ESD IMP製程技術、Al和Cu金屬互連，並將這些製程技術應用於實際製程流程中，透過實例讓大家能快速掌握具體製程技術的實際應用。本書旨在向從事半導體行業的朋友介紹半導體工藝技術，給業內人士提供簡單易懂並且與實際應用相結合的參考書。本書也可供微電子學與積體電路專業的學生和教師閱讀參考。

作者簡介

溫德通，IC高級設計工程師。畢業於西安電子科技大學微電子學院，曾供職於中芯國際集成電路製造（上海）有限公司，負責工藝製程整合方面的工作；後加入晶門科技（深圳）有限公司工作至今，負責集成電路工藝製程、器件、閂鎖效應和ESD電路設計等方面的工作。

目錄大綱

第2版前言
專家推薦
寫作緣由與編寫過程——第1版前言
致謝
第1章 引言
1.1 崛起的CMOS工藝製程技術
1.1.1 雙極型工藝製程技術簡介
1.1.2 PMOS工藝製程技術簡介
1.1.3 NMOS工藝製程技術簡介
1.1.4 CMOS工藝製程技術簡介
1.2 特殊工藝製程技術
1.2.1 BiCMOS工藝製程技術簡介
1.2.2 BCD工藝製程技術簡介
1.2.3 HV-CMOS工藝製程技術簡介
1.3 MOS集成電路的發展歷史
1.4 MOS器件的發展和麵臨的挑戰
參考文獻
第2章 先進工藝製程技術
2.1 應變矽工藝技術
2.1.1 應變矽技術的概況
2.1.2 應變矽技術的物理機理
2.1.3 源漏嵌入SiC應變技術
2.1.4 源漏嵌入SiGe應變技術
2.1.5 應力記憶技術
2.1.6 接觸刻蝕阻擋層應變技術
2.2 HKMG工藝技術
2.2.1 柵介質層的發展和麵臨的挑戰
2.2.2 襯底量子效應
2.2.3 多晶矽柵耗盡效應
2.2.4 等效柵氧化層厚度
2.2.5 柵直接隧穿漏電流
2.2.6 高介電常數介質層
2.2.7 HKMG工藝技術
2.2.8 金屬嵌入多晶矽柵工藝技術
2.2.9 金屬替代柵極工藝技術
2.3 SOI工藝技術
2.3.1 SOS技術
2.3.2 SOI技術
2.3.3 PD-SOI
2.3.4 FD-SOI
2.4 FinFET和UTB-SOI工藝技術
2.4.1 FinFET的發展概況
2.4.2 FinFET和UTB-SOI的原理
2.4.3 FinFET工藝技術
參考文獻
第3章 工藝集成
3.1 隔離技術
3.1.1 pn結隔離技術
3.1.2 LOCOS（矽局部氧化）隔離技術
3.1.3 STI（淺溝槽）隔離技術
3.1.4 LOD效應
3.2 硬掩膜版（Hard Mask）工藝技術
3.2.1 硬掩膜版工藝技術簡介
3.2.2 硬掩膜版工藝技術的工程應用
3.3 漏致勢壘降低效應和溝道離子註入
3.3.1 漏致勢壘降低效應
3.3.2 暈環離子註入
3.3.3 淺源漏結深
3.3.4 倒摻雜阱
3.3.5 阱鄰近效應
3.3.6 反短溝道效應
3.4 熱載流子註入效應與輕摻雜漏（LDD）工藝技術
3.4.1 熱載流子註入效應簡介
3.4.2 雙擴散漏（DDD）和輕摻雜漏（LDD）工藝技術側墻（Spacer Sidewall）工藝技術
3.4.4 輕摻雜漏離子註入和側墻工藝技術的工程應用
3.5 金屬矽化物技術
3.5.1 Polycide工藝技術
3.5.2 Salicide工藝技術
3.5.3 SAB工藝技術
3.5.4 SAB和Salicide工藝技術的工程應用
3.6 靜電放電離子註入技術
3.6.1 靜電放電離子註入技術
3.6.2 靜電放電離子註入技術的工程應用
3.7 金屬互連技術
3.7.1 接觸孔和通孔金屬填充
3.7.2 鋁金屬互連
3.7.3 銅金屬互連
3.7.4 阻擋層金屬
參考文獻
第4章 工藝製程整合
4.1 亞微米CMOS前段工藝製程技術流程
4.1.1 襯底制備
4.1.2 雙阱工藝
4.1.3 有源區工藝
4.1.4 LOCOS隔離工藝
4.1.5 閾值電壓離子註入工藝
4.1.6 柵氧化層工藝
4.1.7 多晶矽柵工藝
4.1.8 輕摻雜漏（LDD）離子註入工藝
4.1.9 側墻工藝
4.1.10 源漏離子註入工藝
4.2 亞微米CMOS後段工藝製程技術流程
4.2.1 ILD工藝
4.2.2 接觸孔工藝
4.2.3 金屬層1工藝
4.2.4 IMD1工藝
4.2.5 通孔1工藝
4.2.6 金屬電容（MIM）工藝
4.2.7 金屬層2工藝
4.2.8 IMD2工藝
4.2.9 通孔2工藝
4.2.10 頂層金屬工藝
4.2.11 鈍化層工藝
4.3 深亞微米CMOS前段工藝技術流程
4.3.1 襯底制備
4.3.2 有源區工藝
4.3.3 STI隔離工藝
4.3.4 雙阱工藝
4.3.5 柵氧化層工藝
4.3.6 多晶矽柵工藝
4.3.7 輕摻雜漏（LDD）離子註入工藝
4.3.8 側墻工藝
4.3.9 源漏離子註入工藝
4.3.10 HRP工藝
4.3.11 Salicide工藝
4.4 深亞微米CMOS後段工藝技術
4.5 納米CMOS前段工藝技術流程
4.6 納米CMOS後段工藝技術流程
4.6.1 ILD工藝
4.6.2 接觸孔工藝
4.6.3 IMD1工藝
4.6.4 金屬層1工藝
4.6.5 IMD2工藝
4.6.6 通孔1和金屬層2工藝
4.6.7 IMD3工藝
4.6.8 通孔2和金屬層3工藝
4.6.9 IMD4工藝
4.6.10 頂層金屬Al工藝
4.6.11 鈍化層工藝
參考文獻
第5章 晶圓接受測試（WAT）
5.1 WAT概述
5.1.1 WAT簡介
5.1.2 WAT測試類型
5.2 MOS參數的測試條件
5.2.1 閾值電壓Vt的測試條件
5.2.2 飽和電流Idsat的測試條件
5.2.3 漏電流Ioff的測試條件
5.2.4 源漏擊穿電壓BVD的測試條件
5.2.5 襯底電流Isub的測試條件
5.3 柵氧化層參數的測試條件
5.3.1 電容Cgox的測試條件
5.3.2 電性厚度Tgox的測試條件
5.3.3 擊穿電壓BVgox的測試條件

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