扇出晶圓級封裝、板級封裝及嵌入技術：高性能計算(HPC)和系統級封裝(SiP) Embedded and Fan-Out Wafer and Panel Level Packaging Technologies for Advanced Application Spaces: High Performance Compute and System-in-Package (IEEE Press)

Beth Keser ; Steffen Kröhnert 譯 吳向東//雷劍//李林森

扇出晶圓級封裝、板級封裝及嵌入技術：高性能計算(HPC)和系統級封裝(SiP)
  • 出版商: 機械工業
  • 出版日期: 2024-06-01
  • 售價: $768
  • 貴賓價: 9.5 折 $730
  • 語言: 簡體中文
  • 頁數: 252
  • 裝訂: 平裝
  • ISBN: 7111755804
  • ISBN-13: 9787111755807
  • 相關分類: 微電子學 Microelectronics

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商品描述

《扇出晶圓級封裝、板級封裝及嵌入技術》一書由原國際微電子組裝與封裝協會(IMAPS)主席貝思‧凱瑟(Beth Keser)博士編寫，
中國電科第四十三研究所組織翻譯。
《扇出晶圓級封裝、板級封裝及嵌入技術》從多種視角對各種扇出及嵌入式芯片技術進行闡述，
首先從市場角度對扇出和晶圓級封裝的技術趨勢進行分析，然後從成本角度對這些解決方案進行研究，
討論了由臺積電、Deca、日月光等公司創建的Advanced應用領域的封裝類型。
本書也分析了新技術和現有技術的IP環境和成本比較，
透過對新型封裝半導體IDM公司(如英特爾、恩智浦、三星等)的技術開發與解決方案的分析，
闡述了各類半導體代工廠和製造廠的半導體需求，最後對學術界的前沿研究進展進行了總結。

作者簡介

貝思·凱瑟（Beth Keser）博士是世界知名的半導體封裝領域專家和行業領袖，於1993年在美國康奈爾大學獲得材料科學與工程學士學位，1997年在伊利諾伊大學厄巴納-香檳分校獲得博士學位。凱瑟博士在半導體設備開發方面表現出色，並已獲得43項美國專利和待批準專利，並發表50多篇出版品。她曾在摩托羅拉、飛思卡爾半導體、高通和英特爾等全球半導體公司工作，並領導了扇出晶圓級封裝（FO-WLP）技術開發與產品組。凱瑟博士同時也是IEEE Fellow和IEEE電子封裝學會（EPS）傑出講師，曾於2015年擔任電子封裝會議IEEE EPS ECTC主席。 2021年到2023年，擔任國際微電子組裝與封裝協會（IMAPS）主席。在2021年，由於在扇出型晶圓級封裝領域的貢獻，凱瑟博士獲得了IEEE EPS技術成就獎。目前，她是新創公司Zero ASIC的製造技術副總裁。

目錄大綱

中文版序
譯者序
原書致謝
原書前言
第1章 扇出晶圓級和板級封裝的市場與技術趨勢
1.1 扇出封裝簡介
1.1.1 歷史背景
1.1.2 關鍵驅動力：為什麼是扇出封裝
1.1.3 扇出晶圓級封裝（FO-WLP）與扇出板級封裝（FO-PLP）
1.1.4 面向異質整合的扇出封裝發展趨勢
1.2 市場概況與應用
1.2.1 扇出封裝定義
1.2.2 市場劃分：CoreFO、HDFO與UHDFO的對比
1.2.3 市場價值：收入和銷售預測
1.2.4 當前和未來的目標市場
1.2.5 扇出封裝的應用
1.3 技術趨勢與供應鏈
1.3.1 扇出封裝技術路線圖
1.3.2 製造商的扇出封裝技術
1.3.3 供應鏈概述
1.3.4 目前的供應鏈動態分析
1.4 扇出板級封裝（FO-PLP）
1.4.1 FO-PLP的驅動力和麵臨的挑戰
1.4.2 FO-PLP的市場與應用
1.4.3 FO-PLP供應商概述
1.5 系統設備拆解
1.5.1 有扇出封裝的終端系統拆解圖
1.5.2 雷達IC：eWLB與RCP
1.5.3 成本比較
1.6 結論
參考文獻
第2章 FO-WLP（扇出型晶圓級封裝技術）與其它技術的成本比較
2.1 簡介
2.2 基於活動的成本模型
2.3 FO-WLP變化的成本分析
2.3.1 工藝段的成本
2.3.2 FO-WLP的不同工藝種類
2.4 FO-WLP與引線鍵合和倒裝芯片的成本比較
2.5 堆疊式封裝（PoP）的成本分析
2.6 結論
參考文獻
第3章 扇出整合（InFO）技術在行動運算上的應用
3.1 引言
3.2 晶圓級扇入封裝
3.2.1 介電層和再分佈層（RDL）
3.2.2 凸點下金屬化（UBM）
3.2.3 可靠性與挑戰
3.2.4 大芯片WLP
3.3 晶圓級扇出系統集成
3.3.1 芯片先置與芯片後置
3.3.2 塑封與平坦化
3.3.3 再分佈層（RDL）
3.3.4 通孔與垂直互連
3.4 整合式被動元件（IPD）
3.4.1 高Q值的三維螺線圈電感
3.4.2 天線整合封裝（AiP）和5G通信
3.4.3 用於毫米波系統整合的被動元件
3.5 功率、性能、外形尺寸和成本
3.5.1 訊號和電源完整性
3.5.2 散熱和熱性能
3.5.3 外形和厚度
3.5.4 市場和週期成本
3.6 本章小結
參考文獻
第4章 整合扇出（InFO）在高效能運算中的應用
4.1 引言
4.2 3D封裝和片上整合系統（SoIC）
4.3 CoWoS-R，CoWoS-S和CoWoS-L
4.4 InFO-L和InFO-R
4.5 超高密度互連的InFO封裝（InFO-UHD）
4.6 多堆疊系統整合（MUST）和Must-in-Must（MiM）
4.7 板載InFO技術（InFO-oS）和局部矽互連InFO技術（InFO-L）
4.8 板載內存芯片的InFO技術（InFO-MS）
4.9 3D多矽InFO（InFO-3DMS）andCoWoS-L
4.10 晶圓上InFO系統（InFO_SoW）
4.11 整合板上系統（SoIS）
4.12 沈浸式內存運算（ImMC）
4.13 本章小結
參考文獻
第5章 用於高密度整合的自適應圖形和M-系列技術
5.1 技術描述
5.2 應用與市場
5.3 基本封裝結構
5.4 製造流程和物料清單
5.5 設計特性與系統整合能力
5.6 自適應圖形
5.7 製造幅面和可擴展性
5.8 封裝性能
5.9 穩健性和可靠性數據
5.10 電測試註意事項
5.11 本章小結
參考文獻
第6章 基於面板級封裝的異質集成
6.1 引言
6.2 扇出板級封裝
6.3 板級封裝的經濟效益分析
6.4 本章小結
參考文獻
第7章 面向高功率模組及SiP模組的新一代芯片嵌入技術
7.1 技術背景
7.2 封裝基礎結構
7.3 應用與市場（HPC、SiP）
7.4 製造工藝和BOM
7.5 設計特點
7.6 系統整合能力
7.7 封裝性能
7.8 穩健性與可靠性數據
7.9 電測試的考慮因素
7.10 本章小結
參考文獻
第8章 先進基板上的芯片整合技術（包括嵌入和空腔）
8.1 引言
8.2 透過使用嵌入式芯片封裝（ECP）實現異構集成
8.3 嵌入工藝
8.4 裝置選擇
8.5 設計技術
8.6 測試
8.7 ECP技術的應用
8.8 利用PCB中的空腔進行異構集成
8.9 封裝性能、穩健性和可靠性
8.10 結論
參考文獻
第9章 先進的嵌入式佈線基板－一種靈活的扇出晶圓級封裝的替代方案
9.1 技術介紹
9.1.1 C2iM技術
9.1.2 C2iM-PLP技術
9.2 應用與市場
9.3 封裝的基本結構
9.3.1 C2iM-PLP技術經驗
9.3.2 C2iM-PLP與引線鍵結方形扁平無腳位（WB-QFN）封裝與倒裝芯片QFN（FC-QFN）封裝相比的優缺點
9.3.3 C2iM-PLP與WLP和FO-WLP相比的優缺點
9.3.4 未來的應用
9.3.5 C2iM-PLP的局限性
9.4 製造流程及物料清單
9.5 設計規範
9.5.1 封裝設計規範
9.5.2 芯片UBM設計規範
9.5.3 芯片排列設計規範
9.5.4 銅柱設計規範
9.6 系統整合能力
9.7 生產規格和可拓展性
9.8 封裝性能
9.8.1 電氣性能
9.8.2 熱性

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