買這商品的人也買了...
-
$330SystemVerilog 驗證 -
芯片驗證漫遊指南 : 從系統理論到 UVM 的驗證全視界$594$564 -
$229從零開始讀懂量子力學 -
用於集成電路模擬和設計的 FinFET 建模 — 基於 BSIM-CMG 標準$594$564 -
UVM 實戰$594$564 -
Vivado / Tcl 零基礎入門與案例實戰$474$450 -
$594芯片設計 CMOS 模擬集成電路版圖設計與驗證 : 基於 Cadence IC 617 -
集成電路設計中的電源管理技術$954$906 -
CMOS 模擬集成電路版圖設計 : 基礎、方法與驗證$654$621 -
$504集成電路敏捷設計 -
Sigma-Delta 模/數轉換器:實用設計指南 (原書第2版)$1,134$1,077 -
CMOS 集成電路 EDA 技術, 2/e$654$621 -
Perl 學習手冊, 8/e (Learning Perl: Making Easy Things Easy and Hard Things Possible, 8/e)$680$537 -
IC 芯片設計中的靜態時序分析實踐$810$769 -
模擬 CMOS 集成電路系統化設計$594$564 -
Verilog 高級數字系統設計技術與實例分析$654$621 -
$239模擬集成電路設計 -
逐次逼近模/數轉換器 (SAR ADC) 設計與模擬$594$564 -
實用 CMOS 模擬電路 / RF電路設計$348$330 -
System Verilog 驗證:測試平臺編寫指南, 3/e (SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, 3/e)$588$558 -
LLM 大型語言模型的絕世祕笈:27路獨步劍法,帶你闖蕩生成式 AI 的五湖四海 (iThome鐵人賽系列書)$650$507 -
$283MindSpore大語言模型實戰 -
從演算法到電路:數碼芯片演算法的電路實現$714$678 -
$606SoC 設計高級教程 — 系統架構 -
SoC 設計高級教程 — 技術實現$768$729
簡體書新到貨|2書75折 (8/25--9/4) 詳見活動內容 »
-
85折
$550量子計算與人工智能 -
85折
$351圖解Skill+OpenClaw:零代碼打造你的AI智能助手 -
85折
$254OpenClaw快速上手極簡部署與實戰 -
79折
$943系統安全工程導論 -
79折
$327機器人學基礎 第4版 -
79折
$283智能體的超級大腦:大模型工作原理揭秘 -
85折
$254國產龍蝦實操手冊:12款OpenClaw國產AI工具零基礎入門+全場景應用(視頻教學版) -
85折
$606openvela輕量系統開發實戰 -
85折
$504智能網聯汽車:AUTOSAR Adaptive平臺技術體系與應用指南 -
85折
$50930天輕松學會SQL -
85折
$254大模型賦能的智能體系統原理與實踐 -
85折
$856先進智能感知技術與應用 -
85折
$759視覺智能 — 技術前沿與應用探索 -
85折
$402分布式數據庫系統:原理解析與架構設計 -
85折
$453理解深度學習 -
85折
$351AI 優先:面向未來的企業和品牌行動指南 -
85折
$407飛書雲端安全養蝦 極簡OpenClaw實操手冊 -
85折
$504雲網融合的新型網絡架構 -
85折
$402Seedance創富手冊:零基礎做電商帶貨和自媒體 -
85折
$351Python辦公自動化:基於銀河麒麟(Kylin)系統的實現方法 -
85折
$453自然語言處理實踐:語義理解與信息抽取 -
85折
$300大模型應用 -
85折
$305生成式大模型項目實戰(微課版) -
85折
$652衛星導航系統多徑抑制技術 -
85折
$453移動機器人自主導航技術
商品描述
本書採用集成電路設計工作中的實際案例,
介紹了Perl的各類基本知識,包括:變量、子例程、正則表達式,文件操作等。
針對模擬線路設計,數字線路設計和版圖設計等設計過程,
分別選取了有代表性的應用案例,實現並講解和分析了完整的Perl代碼。
還介紹了集成電路設計工作中可能常用的模塊,以及代碼風格建議等進階內容。
本書最後介紹了圖形用戶界面(Perl/Tk)的入門和常用功能.
目錄大綱
序
前言
第1章 Perl語言基礎 1
1.1 準備工作 1
1.1.1 安裝環境 1
1.1.2 選擇編輯器 2
1.1.3 查閱官方文檔 3
1.1.4 運行本書中的程序 3
1.2 初識命令行參數 4
1.2.1 標量 7
1.2.2 數組 8
1.2.3 循環結構for 9
1.3 改進命令行參數 10
1.3.1 散列 13
1.3.2 判斷結構if 14
1.3.3 “真”與“假” 15
1.4 繼續改進命令行參數 16
1.4.1 數組的散列 20
1.4.2 散列的散列 21
1.5 完成命令行參數 22
1.5.1 引用 25
1.5.2 子例程 27
1.5.3 模塊 29
第2章 與操作系統交互 34
2.1 識別文件或目錄 34
2.2 讀取文件 35
2.3 寫入文件 37
2.4 讀取目錄 39
2.5 創建目錄 39
2.6 執行操作系統命令 40
2.7 獲取系統命令的輸出 41
2.8 獲取和設置環境變量 41
2.9 讀取命令行參數 41
第3章 正則表達式 45
3.1 匹配的基本過程 46
3.2 匹配 48
3.2.1 普通字符 48
3.2.2 元字符 49
3.2.3 反斜杠家族 54
3.2.4 修飾符 56
3.2.5 內插變量 57
3.3 分組和捕獲 59
3.3.1 分組並捕獲 59
3.3.2 匹配的特點 62
3.3.3 分組不捕獲 64
3.3.4 分組捕獲並反向引用 65
3.4 替換 66
3.4.1 修飾符 67
3.4.2 界定符 67
3.4.3 不改變原變量 67
第4章 模塊的改進 68
4.1 參數值存為標量 68
4.2 增加data_type的類型識別 69
4.3 提供默認值 70
4.4 新增子例程 72
4.4.1 把文件讀取到數組中 72
4.4.2 把數組寫入文件中 73
4.4.3 新建目錄 73
4.5 參數值可以短劃線開頭 74
第5章 模擬IC電路模擬實踐 75
5.1 模擬IC電路設計流程簡介 75
5.2 PVT模擬的過程 76
5.3 定義PVT模擬程序的功能 77
5.4 程序的主體 79
5.5 各子例程 81
5.5.1 define_opt_rule 81
5.5.2 run_pvt 82
5.5.3 generate_netlist 83
5.5.4 run_sim 84
5.5.5 get_sim_result 85
5.5.6 generate_report 86
5.6 補充說明 86
第6章 版圖設計實踐 88
6.1 版圖設計流程簡介 88
6.2 DRC程序的功能定義和參數設計 89
6.3 程序的主體 90
6.4 各子例程 93
6.4.1 prepare_run_dir 93
6.4.2 export_gds 94
6.4.3 prepare_drc_rule 95
6.4.4 replace_array 96
6.4.5 get_match_word 97
6.4.6 run_drc 98
6.4.7 report_result 99
6.5 補充說明 99
第7章 數字IC電路設計實踐 101
7.1 Verilog連接程序的功能定義和參數設計 101
7.2 程序的主體 104
7.3 各子例程 106
7.3.1 read_f?ile_list 106
7.3.2 read_verilog_f?ile 107
7.3.3 con_top_verilog 109
7.3.4 generate_lines 111
7.3.5 output_verilog 113
7.4 補充說明 115
第8章 提升代碼質量 116
8.1 正確的代碼 116
8.1.1 use strict 116
8.1.2 use warnings 119
8.1.3 程序的結構 120
8.1.4 輕度debug 122
8.2 好看的代碼 123
8.2.1 縮進和大括號 123
8.2.2 斷行 125
8.2.3 註釋 126
8.2.4 POD 127
8.3 中文處理 129
8.3.1 常量 130
8.3.2 變量名 130
8.3.3 文件的內容 131
8.4 遞歸 132
8.5 監控長時間運行的任務 134
8.6 雜項 145
8.6.1 <<操作符 145
8.6.2 Schwartz變換 147
8.6.3 其他運算符 147
8.6.4 非十進制數處理 150
8.7 更多閱讀推薦 153
第9章 特殊名稱、常用函數與模塊 156
9.1 特殊名稱 156
9.1.1 $0 156
9.1.2 @ARGV 157
9.1.3 $_ 157
9.1.4 @_ 160
9.1.5 $a和$b 161
9.1.6 $. 161
9.1.7 %ENV 161
9.1.8 $$ 162
9.1.9 $! 162
9.1.10 STDERR、STDIN、STDOUT 162
9.2 常用函數 163
9.2.1 數學計算 164
9.2.2 標量操作 166
9.2.3 列表和數組處理 171
9.2.4 僅數組處理(不能處理列表) 174
9.2.5 散列處理 177
9.2.6 輸入輸出 179
9.2.7 文件(和目錄)操作 193
9.2.8 流程控制 198
9.2.9 範圍 201
9.2.10 時間處理 205
9.2.11 其他函數 206
9.3 常用模塊 211
9.3.1 strict 211
9.3.2 warnings 214
9.3.3 parent 215
9.3.4 Benchmark 216
9.3.5 Cwd 218
9.3.6 Data::Dumper 219
9.3.7 Digest::MD5 220
9.3.8 File::Basename 221
9.3.9 Spreadsheet::XLSX 222
